第1章 Verilog HDL层次化设计

【知识目标】

(1)了解Verilog HDL设计中的模块的概念；

(2)了解层次化设计的概念；

(3)了解Testbench的概念。

【技能目标】

(1)能够描述一个完整的简单模块；

(2)能够通过模块实例化完成层次化的设计。

【重点难点】

(1)模块实例化的理解；

(2)Testbench的概念。

【参考学时】

4学时。

本章将从一个简单的Verilog HDL设计实例开始，从Verilog HDL层次化设计方法出发，展开学习Verilog HDL语言的旅程。